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私たちが実行するすべての新しいガジェットとすべてのクールなアプリケーションの背後には、システムを動作させるプロセッサ、メモリ、その他のコンポーネントがあります。 そして、そのすべての背後にある半導体プロセステクノロジ-動作トランジスタを非常に小さく構築するために必要な設計、ツール、材料、および処理ステップの複雑な配列は、4, 000個を人間の髪の幅に合わせて数十億個をチップに組み立てることができますあなたの指の爪より大きくありません。
先週のセミコンウエスト、プロセッサやエンドユーザーデバイスではなくプロセス技術に焦点を当てた毎年恒例のショーに基づいて、業界全体が今後5年間で450mmウェーハに新しい生産を移行する準備ができているようです。
今日、実質的にすべての重要なプロセッサとメモリは、直径約12インチの300mmウェーハ上に作られています。 しかし、最大のチップメーカーは長年、450mmウェーハテクノロジーへの移行について話し合ってきました。これらの大型ウェーハはチップ数の2倍以上を保持できるため、300mm製造の2倍以下のコストが期待できるためです。 。 最近まで、機器サプライヤの多くは足を引きずっていました。これは、200mmから300mmへの最後の大きな動きにより、研究開発に多大なコストがかかったためです。 しかし、今では、ほとんどすべての人がこのアイデアに乗り込んでいるようです。
会議では、GlobalFoundries、Intel、IBM、Samsung、AlbanyのNanoscale Science and Engineeringを中心とするTSMCを含む大手半導体製造企業のグループであるGlobal 450 ConsortiumのゼネラルマネージャーであるPaul A. Farrarが、 2013年から2015年までの14nmでの450mmのデモンストレーションと、2015年から2016年までの10nm以降のチップメーカー向けの機器を含むロードマップ。
すべての大手メーカーが450mmツールについて議論していました。 ニコンは、G450コンソーシアムからプロセス開発に使用される450mm 193nm ArF液浸スキャナーの注文を受けたと述べ、また、無名の「大手デバイスメーカー」から注文を受けたと語った。 ASMLは、450mmの極端紫外線リソグラフィ（EUV）と液浸ツールをほぼ同時に出荷する予定であると述べました。 キヤノンは、光学式パターン化された最初の450mmウェーハであることを示し、分子インプリントは、ナノインプリントリソグラフィを使用してパターン化された450mmウェーハの結果を示しました。
この移行を推進していると思われることの1つは、小さなノードでの製造コストの増加です。 業界は長年にわたってEUVリソグラフィーについて語ってきましたが、特にASMLは改善を挙げてきましたが、現在のツールではメーカーが必要とする速度と量を考慮していないため、まだ生産の準備ができていません電源。 ASMLは現在、フィールドに11のEUVシステムがあり、より優れた電源を備えた新世代のツールを計画しているが、ツールが十分に高速で信頼性が低いため、誰もEUVで本格的な製造を行っていません。
代わりに、メーカーは現在の193nm液浸ツールを使用しており、20nm以下では、必要な精度を得るためにウェーハの重要な層でツールを2回使用することを余儀なくされています。 このダブルパターニングと、場合によってはクワッドパターニングにより、ウェーハ製造に時間と費用が追加されます。
GlobalFoundriesのCEOであるAjit Manochaが基調講演で述べたように、リソグラフィのコストがウェーハの総製造コストを支配し始めています。 液浸スキャナーのマルチパターニングにより、これはさらに悪化します。 「私たちは必死にEUVを必要としており、EUVはまだ準備ができていません」と彼は言いました。
他の分野では、マノチャはモビリティ時代の鋳造技術革新の必要性について話し、同社の14XM FinFETプロセスからFD-SOI、ナノワイヤ、III-V化合物半導体（本質的にはよりエキゾチックな材料を使用するチップなど） ）。 興味深いことに、彼は2017年に7nmでIII-V FinFETに移行する可能性について言及しましたが、具体的なコミットメントのようには思えませんでした。
彼は、業界が直面している最大の課題は経済的な課題だと言いました。 180nmノードでは、マスクレイヤーは15個しかありませんでした。 20nm / 14nmノードでは、60を超えるマスクレイヤーがあり、各レイヤーはより多くの障害の機会を提供し、そのいずれかがウェーハ全体を使用不能にする可能性があります。 「これらすべてが本当に合計されます」と彼は述べ、130nmでのチップ設計のコスト（10年前の最先端で一般的であり、いくつかの最新のチップでまだ使用されている）が1500万ドルであることを示しました; 20nmでは、1億5, 000万ドルです。 同様に、プロセス設計のコストは2億5, 000万ドルから13億ドルに増加し、チップを製造する工場は14億5, 000万ドルから約67億ドルに増加しました。
これに対抗するために、他のツールベンダーは、複数層のチップを製造するために設計されたスルーシリコンビア（TSV）を使用したチップスタックなど、リソグラフィ以外の技術について話し合っています。 材料の堆積と除去のための新しいツール。 アプライドマテリアルズ、LAM Research、東京エレクトロン、KLA-Tencorなどの企業がソリューションを推進しています。
ショーの他のニュースで、SEMI Americasの社長であるKaren Savalaは、米国製造業の「ルネッサンス」と半導体産業の役割について語りました。米国のサプライチェーン。
SEMIは、機器の支出が今年わずかに減少すると予想し、その後、主に20nm製造のためのファウンドリ支出の継続、新しいNANDフラッシュ製造工場の立ち上げ、アイルランドでのファブのIntelのアップグレードにより、来年21％増加すると予想しています
