半導体回路会議（isscc）のハイライトをご覧ください

最近、ムーアの法則の減速について多くのことを耳にしましたが、それは一部のケースでは真実のように思えますが、半導体ビジネスの他の部分では進行中です。 先週の国際固体回路会議（ISSCC）で、大きなチップトレンドは、トランジスタ密度を高め、電力効率を改善し続けるための新しい材料、新しい技術、新しいアイデアの展開に関するものであると思われました。 もちろん、それは本当にニュースではありません。 これは、新しい7nmプロセス、512Gb 3D NANDチップの作成、およびさまざまな新しいプロセッサでのロジックチップの製造に関する講演に反映されています。

上記のTSMCのスライドに示すように、チップ設計者はトランジスタの新しい構造と材料を検討しています。 また、EUVや有向自己組織化などのリソグラフィの進歩、複数のダイを一緒にパッケージ化する新しい方法など、トランジスタを作成するための新しいツールに関する多くの議論がありました。

詳細を掘り下げる前に、チップ業界がどれだけ進歩したか、そして私たちの日常生活でチップがどのように普及したかは、私にとって非常に驚くべきことです。 テキサス・インスツルメンツのCTOアフマド・バハイはプレゼンテーションで、2015年に、この業界は地球上のすべての人に対して平均109個のチップを販売したと述べました。 彼の講演は、市場が単一のアプリケーション（最初はPC、次に携帯電話）に支配されるのではなく、さまざまな種類のチップが膨大な数のアプリケーションに使用されるため、業界は「すべてをよりスマートにする」ことに重点を置く必要があることに焦点を当てました。

ただし、業界は大きな課題に直面しています。 最先端のロジックファブリケーションプラントを構築する余裕のある企業の数は、130nmノードの22社から16 / 14nmノードの4社（Intel、Samsung、TSMC、GlobalFoundries）に新しいプロセスで縮小しました。技術開発には数十億ドルのコストがかかり、新しいプラントにはさらにコストがかかります。 実際、先週Intelは、数年前にアリゾナ州に建設した工場のシェルで7nmを開発するために70億ドルを費やすと述べた。

それでも、さまざまな企業が10nmおよび7nmプロセスに移行する計画について多くのプレゼンテーションがありました。

TSMCは10nmプロセスを展開しており、発表された最初のチップはQualcomm Snapdragon 835でした。 TSMCは、7nmプロセスと呼ばれるものを実際に商品化する上で最も遠いかもしれません。ISSCCでは、機能的な7nm SRAMテストチップについて説明しました。 これは、現在標準のFinFETトランジスタのコンセプトを使用しますが、 回路 より小さなサイズで確実かつ効率的に動作させるための技術。 特に、TSMCは、競合他社のほとんどのようにEUVを待つのではなく、液浸リソグラフィーを使用して7nmチップの最初のバージョンを生産すると述べています。

各主要メーカーが7nmと呼んでいるものは非常に異なるため、TSMC 7nmプロセスは、Intelの今後の10nmプロセスに似ている可能性があります。

サムスンは7nmにも取り組んでおり、同社はEUVを待つ予定であることを明確にしました。 ショーで、サムスンはEUVリソグラフィの利点と、その技術の使用における進歩について話しました。

3D NAND

より興味深い発表のいくつかは512Gb 3D NANDフラッシュを対象としており、NANDフラッシュの密度がどれだけ急速に成長しているかを示しています。

Western Digital（SanDiskを買収）は、ショーの前に発表した512Gb 3D NANDフラッシュデバイスについて話し、このデバイスがこのようなチップの密度をどのように高め続けるかを説明しました。

この特定のチップは、64層のメモリセルとセルあたり3ビットを使用して、132平方ミリメートルのダイで512Gbに達します。 Micron / Intel 3D NAND設計ほど密度は高くありません。Micron/ Intel 3D NAND設計は、アレイ下の周辺回路（CuA）で異なるアーキテクチャを使用して179平方ミリメートルのダイで768Gbに到達しますが、一歩前進です。 WDと東芝は、信頼性を向上させ、読み取り時間を20パーセント高速化し、書き込みスループット速度を毎秒55メガバイト（MBps）に達することができたと述べました。 これはパイロット生産であり、2017年後半に量産される予定です。

サムスンは、48層の256Gbデバイスを発表してから1年後に、新しい64層の512Gb 3D NANDチップを披露しました。 同社は、2D NANDフラッシュの面密度が2011年から2016年まで年間26％増加したが、3D NANDフラッシュの面密度を3年導入してから年間50％増加できることを示すために大きなポイントを示しました。前。

セルあたり3ビットのテクノロジーも使用するサムスンの512Gbチップのダイサイズは128.5平方ミリメートルで、Micron / Intelの設計ほどではありませんが、WD / Toshibaの設計よりもわずかに高密度です。 サムスンは、より薄い層の使用が課題を提示し、これらのより薄い層を使用することによって生じる信頼性と電力の課題に対処するための新しい手法をどのように作成するかについて説明しました。 読み取り時間は60マイクロ秒（149MBpsの順次読み取り）であり、書き込みスループットは51MBpsであると言いました。

3つの大きなNANDフラッシュキャンプすべてが良好なプロセスを行っていることは明らかであり、その結果、すべてのメモリがより高密度になり、最終的には安価なメモリになるはずです。

新しい接続

最近私が最も興味を持っているトピックの1つは、組み込みマルチダイ相互接続ブリッジ（EMIB）の概念です。これは、複数の 死ぬ シリコンインターポーザーやシリコン貫通ビアを必要としないため、安価なシングルチップパッケージで提供されます。 ショーで、Intelは、別の技術で製造されている可能性のある6つの20nmダイトランシーバーに囲まれた、560mm ^2のダイサイズを持つ14nm 1GHz FPGAを説明する際にこれについて話しました。 （これはおそらくStratix 10 SoCです。）しかし、Intelはこの手法を使用してXeonサーバーチップを7nmおよび第3世代の10nmで作成する方法をIntelが説明したため、週の後半にさらに興味深いものになりました。

ISSCCのプロセッサー

ISSCCは、新しいプロセッサに関する多くの発表を見ましたが、チップの発表ではなく、実際にチップを可能な限り機能させる技術に焦点を当てました。 私は、多くの予想されるチップの新しい詳細を見ることに興味がありました。

AMDの新しいZENアーキテクチャを使用する新しいRyzenチップがまもなく出荷されると期待しています。AMDはZenコアとさまざまなキャッシュの設計に関する技術的な詳細を提供しました。

これは、4つのコアを持つコアコンプレックス、2 MBレベル2キャッシュ、および8 MBの16ウェイアソシアティブレベル3キャッシュで構成される基本設計に基づく14 nm FinFETチップです。 同社によると、8コアの基本周波数は、 16スレッド バージョンは3.4GHz以上であり、チップは以前のAMD設計よりもサイクルあたりの命令（IPC）で40％以上改善されていると述べた。

その結果、AMDが主張する新しいコアができました は Intelの現在の14nmデザインよりも効率的ですが、もちろん、最終チップが実際のパフォーマンスを確認するまで待つ必要があります。

前述したように、これは最初はSummit Ridgeとして知られるデスクトップチップで利用でき、数週間以内にリリースされる予定です。 Naplesとして知られるサーバーバージョンは第2四半期に発売され、主にラップトップ向けの統合グラフィックスを備えたAPUが今年後半に登場する予定です。

IBMは、Hot Chipsでデビューしたハイエンドサーバー向けに設計されたPower9チップの詳細を説明し、現在では「コグニティブコンピューティング向けに最適化されている」と説明しています。 これらは、スケールアウト（4同時スレッドを処理できる24コア）またはスケールアップ（8同時スレッドを処理できる12コア）の両方のバージョンで利用可能な14nmチップです。チップはCAPI（Coherent Accelerator Processor）をサポートします。インターフェイス）16ギガビット/秒（Gbps）でPCIe Gen 4リンクを使用するCAPI 2.0を含む。 OpenCAPI 3.0は、最大25Gbpsで動作するように設計されています。 さらに、NvidiaのGPUアクセラレータへの接続のためにNVLink 2.0で動作します。

MediaTekは、2.8GHz 10コアモバイルプロセッサであるHelio X30の概要を説明しました。これは、10nmプロセス（おそらくTSMC）で製造された最初の会社です。

3つの異なるコアコンプレックスがあるため、これは興味深いものです。1つ目は、2.8GHzで動作する2つのARM Cortex-A73コアを備え、ヘビーデューティタスクを迅速に処理するように設計されています。 2つ目は、ほとんどの典型的なタスク用に設計された4つの2.5GHz A53コアを備えています。 3番目には4つの2.0GHz A35コアがあり、電話がアイドル状態のときや非常に軽いタスクに使用されます。 MediaTekは、低電力A53クラスターは高電力A73クラスターよりも40％電力効率が高く、超低電力A35クラスターは低電力クラスターよりも44％電力効率が高いと言います。

ショーでは、機械学習用に特別に設計されたチップなどのトピックに関する学術論文がたくさんありました。 GPUから、8ビットコンピューティングを処理するように設計されたパッシブパラレルプロセッサ、ニューロモーフィックチップ、カスタムASICまで、今後さらにこの点に重点が置かれると確信しています。 それは初期の分野ですが、今注目を集めている分野です。

さらに、最大の課題は、量子コンピューティングへの移行である可能性があります。量子コンピューティングは、コンピューティングのまったく異なる方法です。 より多くの投資が見られますが、主流の技術になるにはまだ長い道のりがあります。

ただし、当面は、多くのクールな新しいチップを楽しみにしています。

Michael J. Millerは、民間投資会社であるZiff Brothers Investmentsの最高情報責任者です。 1991年から2005年まで PC Magazineの 編集長だったミラーは、 PCMag.comで このブログを執筆 し、PC関連製品についての考えを共有しています。 このブログでは投資に関するアドバイスは提供されていません。 すべての義務は放棄されます。 ミラーは、このブログで製品について説明している企業にいつでも投資する可能性のある民間投資会社で個別に働いており、証券取引の開示は行われません。