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インテルは、先週の投資計画について詳細をほとんど説明しませんでしたが、先週の投資家会議を利用して、ムーアの法則の重要性を再強調しました。これは、共同設立者であるゴードンムーアによるチップ密度は2年ごとに倍増するとの声明です。 同社は、Core Mおよび今後のより広範なBroadwellラインに現在使用されている14nmの生産プロセスについて、全世代のスケーリングの価値を示し、将来の10および7nmノードから同様のスケーリングが予想されると述べました。各ノード。
CEOのブライアン・クルザニッチは、ムーアの法則が来年50周年を迎える方法について話し合うことから会議を開始し、同社にとって引き続き重要な戦略的要請の1つであると述べた。 「できる限り長く続けることは私たちの仕事です」と彼は言いました。
しかし、技術と管理グループのゼネラルマネジャーであるビル・ホルト（上記）が、会社がどのようにそこに到達するかを説明するためにほとんど落ちました。
Holt氏は、Intelが14nmテクノロジーの立ち上げで抱えていた問題に注目し、14nmプロセスを通常の2年周期ではなく、良好な歩留まりで実現するには2.5年以上かかったと述べました。 現在、14nmの歩留まりはまだ22nmで得られるほど良好ではありませんが、「健全な範囲」にあり、Intelの最高の歩留まりプロセスであると述べた初期のプロセスに収束し始めています。 その結果、彼は、これらの部品の製造コストは第4四半期に少し高くなり、来年初めにマージンに影響を与えるが、2015年の後半に変更することを期待していると述べた。 」と、ホルトは言いました。
数か月前にインテル開発者フォーラムで見たプレゼンテーションのいくつかに続いて、Holtは、14nmの命名法が本質的に無意味であることに同意したにもかかわらず、14nmノードが真の縮小である理由を説明しました。 「それについて14のことは何もない」と彼は言った。
しかし、前世代の22nm Haswellと比較して、FinFETデザインのフィン間のピッチは0.70xに縮小されました（各次元で30％の縮小は面積の半分になるため、彼はこれが目標であると述べました）トランジスタの数が同じであると仮定しますが）、ゲートピッチは0.78倍までしか縮小しません。 しかし、彼は、相互接続ピッチが通常よりもさらに0.65倍（80nmから52nm）に拡大され、その組み合わせによりチップ全体が50％近く近くなる（他のすべてが等しい）ことを指摘した。 彼は、これはチップの異なる部分で異なり、SRAMのスケーリングは0.54倍であるが、相互接続とグラフィックスはより多くのスケーリングを示すと述べた。
この機能を実現するために、Intelは、より少ない、よりタイト、より長いフィンからトランジスタを作成し、トランジスタを作成しました。 言い換えれば、フィンがより近くなっただけでなく、より長くなりました。
このバージョンのその他の変更点には、インテルがコンポーネント間の「意図的な」エアギャップを初めて使用し、相互接続のパフォーマンスを向上させることが含まれます。
14nm Broadwellチップと22nm Haswellバージョンを比較すると、Holt氏によると、新しいチップには35％多いトランジスター（13億個）がありますが、37％小さいため、トランジスター密度が2.2倍になり、追加のトランジスターが改善される傾向がありますグラフィックスパフォーマンス。
全体的に、コストを削減するには「実際にスケーリングする」必要があると彼は言いました。サムスンやTaiwan Semiconductor Manufacturing Corp.（TSMC）のような競合他社よりもIntelが先行しているとHoltが言った領域です。 彼は、トランジスタあたりのコストはまだ低下しており、14nmでの歴史的傾向線をわずかに下回っていると述べ、10nmおよび7nmでは引き続き線を下回ると予測しました。 また、新しいノードはコストだけでなく、パフォーマンスの改善ももたらすと彼は言いました。 少なくとも7nmまで、彼は「ムーアの法則の約束を果たし続けることができる」と述べた。
別のプレゼンテーションで、チーフファイナンシャルオフィサーのステイシー・スミスは、各新規ノードに到達するためのコストが高いことを説明し、各ノードの生産に必要な相対的な資本支出を示しました。 彼は、それがより難しく、より資本集約的になっていると言いました。
彼は、マルチパターニングの必要性（ダイの特定の層でリソグラフィを複数回使用する必要があるため）が22nmから始まるコストが「増加」しているが、ウェーハの開始数が減少したと述べた。重み付き平均ダイサイズが小さくなるため、32nmノード以降。 ただし、全体として、14nmノードは前世代よりも約30％資本集約的ですが、基本チップは37％小さくなっています。
合計で、インテルは2014年に約110億ドルの設備投資を行い、2015年には約105億ドルを費やす予定です。2014年の約73億ドルは製造能力の構築に、残りは将来のノードおよび450mmウェーハの開発と、オフィスビルやコンピューターなどの一般的な企業経費。
費用は非常に大きいと彼は言いました。そのため、最先端のロジック製造を作成しているのは、Intel、Global Foundries、Samsung、TSMCの4社だけです。
プレゼンテーションの後の質問では、Intelの幹部はあまり多くの情報を提供しないように注意していました。 コストとEUVリソグラフィーへの切り替えの可能性について質問されたHoltは、次のノードがトランジスタラインあたりの履歴コストをどれだけ下回るかわからないため、コストチャートは「意図的にあいまい」であると述べました。 彼は、彼らがEUVなしでラインを下回ることができると信じたと言った、「しかし、私はしたくありません」
クルザニッチ氏は、同社は14nm計画について業界に意図を伝えすぎていると考えているため、新しい製造ノードに関する「情報の公開にはもう少し慎重になる」と述べた。 スミス氏は、同社がおなじみのTick / Tockケイデンスで1年、新しいプロセスノードをリリースし、翌年には新しいアーキテクチャをリリースすることを約束しませんでしたが、スミスは「かなり普通のケイデンス必要に応じて、今後12か月または18か月でnm。」
3D NANDと10TB SSDへの道
別の技術分野では、IntelのNon-Volatile Memory Solutions Group（上記）のゼネラルマネージャーであるRob Crookeが、SSDおよび同様のデバイスで使用されるNANDフラッシュチップの製造における新しい3Dテクノロジーについて説明しました。 彼は、ソリッドステートデバイスは「採用曲線の最初の段階でのみ」であることを提案し、経済性だけでそれらをバラバラにして、データはCPUにより近くなりたいと述べました。
彼は、Intelが1992年に最初のSSD（12メガバイトモデル）を製造したことを指摘し、現在の技術は今日200, 000倍高密度であると述べました。 マイクロンとの合弁事業で開発されたインテルの現在のテクノロジーは、3Dテクノロジーを使用して256ギガビットNANDメモリチップを作成しました。 この技術では、メモリは従来の「チェッカーボード」設計の代わりにトランジスタの立方体で保持され、ビットを格納するための約40億の穴を持つ32層の材料が含まれます。 その結果、彼は、従来のSSDフォームファクターで約2mmで10TB以上の1テラバイトのストレージを作成できると述べました。
小型に加えて、Crooke氏によると、SSDはパフォーマンスを大幅に向上させ、4インチのNANDストレージは1, 100万IOPS（1秒あたりの入出力操作）を提供でき、そうでなければ従来の500フィートのハードドライブストレージが必要になるとのことです。 （彼は、ハードドライブの密度は上がり続けているが、実際には速度が向上していないことに気付いた。）
