ビデオ: Intel 14nm Microarchitecture (十一月 2024)
先週のIntel Developer Forumで、多くのIntelエンジニアがCore Mプロセッサ、Broadwellマイクロアーキテクチャ全体、およびその基盤となる14nmプロセスに関する技術的な詳細を明らかにしました。
シニアプリンシパルエンジニア兼CPUチーフアーキテクトSrinivas Chennupatyは、BroadwellはIntelの「ティック/トック」リズムの「ティック」ですが（主に14nmへのプロセス縮小を意味します）、BroadwellマイクロアーキテクチャはHaswellアーキテクチャから拡張されました。現在の22nm製品で使用されています。 プレゼンテーションのほとんどは、タブレット、2-in-1、およびファンレスウルトラブックを対象とした低電力Core Mバージョンに関するものでしたが、彼はこのアーキテクチャがタブレットからXeonサーバーまでの幅広い製品をサポートする必要があると述べました。
一般に、彼は、アーキテクチャ全体がより良い動的電力および熱管理のために設計されており、システムオンチップ（SoC）アイドル電力の削減と動的動作範囲の拡大により、より広い電力範囲で動作できるようになったと述べました。 。 これが、総電力定格がわずか4.5ワットに縮小されるCore Mバージョンがファンレスシステムで機能する理由です。
その一部は、プロセッサ自体を過熱せずに必要なときに「ターボブースト」を得ることができるように、さまざまな電力状態に調整できる方法など、コア自体の電力管理が強化されているためです。ピーク需要を監視し、低ワットでパフォーマンスを改善する方法で電圧を変化させるように設計されたレギュレータ（FIVR）。 また、個別のプラットフォームコントローラーハブ（PCH）またはチップセットを含むソリューション全体の監視を改善し、PCHが接続された機能の電力を調整し、リンクがSATAドライブなどの低電力状態に移行できるようにします。 、PCI Express、およびUSB。 また、アクティブな皮膚温度管理機能を備えているため、チップ自体が温度を監視し、それに応じて消費電力を調整できます。
マイクロアーキテクチャ自体は、同じ順序で以前のHaswell世代よりも高いパフォーマンスを得ることができます。これは、より大きな順不同スケジューラ、アドレス予測の改善、ベクトルおよび浮動小数点計算の改善などの機能によります。
全体として、彼は、サイクルごとのシングルスレッド命令はこの世代ではわずかに増加しただけでしたが、これはすべて、過去7年間のシングルスレッドパフォーマンスが同じ速度で50％増加するということです。
その他の変更には、暗号化とセキュリティの新しい指示、監視の改善、前世代にあったトランザクションメモリ拡張（TSXまたはトランザクション同期拡張と呼ばれる）および仮想化コマンド（VT-x）のいくつかの拡張が含まれます。
Core Mに付属するPCHチップセットはPCH-LPとして知られており、実際には22nmプロセスで生産されています。 これは、アイドル時の消費電力を約25％削減し、有効電力を約20％削減するように設計されました。 また、オーディオおよびPCI Expressストレージの改善も含まれています。
全体として、この変更により、従来のプロセススケーリングから予想される電力の2倍の削減が可能になり、クロックあたりのシングルスレッド命令とベクターのパフォーマンスが向上しました。
シニアプリンシパルエンジニアおよびグラフィックアーキテクトのAditya Sreenivas氏によると、同様の改善がグラフィックにも適用されています。 ここでも、目標は、動的電力と漏れ特性の改善、低電圧動作の最適化など、パフォーマンス/ワットの向上でした。 ダイナミック消費電力を削減するためのマイクロアーキテクチャの改善。 彼は、これは6ワットと10ワットでも動作するように設計されており、おそらく新しいバージョンが登場することを示唆していると指摘しました。
実際のグラフィックアーキテクチャ自体は以前のバージョンに似ていますが、Core Mの実装で使用されるGT2バージョンは、それぞれ8つのEUを持つ3つの「サブスライス」として編成された20から24実行ユニットに増加しました。 （別の講演では、計算アーキテクチャに焦点を当てたインテルのエンジニアが、12および48 EUのグラフィックスのバージョンの例を示し、将来のバージョンを提案しました。）
1つの重要な違いは、このバージョンはDirect X 11.2をサポートし、DX12に対応しており、Open GL 4.3およびOpen CL 2.0をサポートしていることです。 これは、ほぼすべてのゲームとアプリケーションがここでのグラフィックスで動作することを意味するはずですが、必ずしも個別のグラフィックスチップで表示される速度と同じではありません。 しかし、全体として、これらの変更により、以前のHaswell-Yシリーズと比較して、グラフィックスパフォーマンスが40％改善される場合があります。
もう1つの大きな変更は、OpenCLでの共有仮想メモリ（SVM）のサポートです。これにより、CPUとGPUの両方のコンポーネントを計算に使用できます。 これは、AMDなどによって推進されているように、本質的にヘテロジニアスシステムアーキテクチャ（HSA）と同じ概念のようです。
Intel FellowとチーフメディアアーキテクトのHong Jiang氏によると、新しいアーキテクチャではメディア機能もいくらか改善されています。 同氏によると、このチップにより、Intel Quick Syncビデオやビデオトランスコーディングなどの機能が以前のバージョンよりも「2倍高速」になり、品質が向上しました。 さらに、VP8デコードと、ビデオ用のAVC、VC-1、MPEG2、MVCをサポートしています。 ビデオ会議およびデジタル写真用のJPEGおよびモーションJPEGデコード。 およびGPU-最大4K 30fpsのHEVCデコードおよびエンコードを高速化しました。 4Kビデオを許可することに加えて、これらの変更により25％長いフルHDビデオ再生が可能になります。
14nmプロセス技術
インテルは以前に14nmプロセステクノロジーに関する多くの情報を提供していましたが、ロジックテクノロジー開発のインテルシニアフェローであるマークボーアは、新しいプロセスを詳しく説明し、より多くの情報を共有しました。
「少なくともIntelについては、ムーアの法則は続く」と彼は語り、Intelは何年もの間、世代ごとにトランジスタの0.7倍のスケーリングを平均しており、それを続けていることを示すスライドを示した。 （両方の次元でスケーリングすると、前世代のサイズの約50％の新しいトランジスタが得られることに注意してください。これはムーアの法則が技術的に予測していることです。）
彼は、これが22nmの導入に続いて、Intelの「Tri-Gate」トランジスタの第2世代であることについて話しました（Intelは、「Tri-Gate」という用語を使用して、フィンなどのチャネルが基板よりも高くなっているトランジスタと、業界の大部分が「FinFET」トランジスタと呼んでいる構造である3つの側面すべてを包み込みます）。 彼は、新しいプロセスへの移行に伴い、フィン間の距離が60nmから42nmに縮小したことに注目しました。 フィンの高さは実際に34nmから42nmに増加しました。 （上のスライドでは、「high-k誘電体」は黄色で、メタルゲート電極は青色で、Intelが45nmノードから使用しているhigh-k / metal-gateデザインを使用しています。）
14nm世代では、最小の最小寸法は約8nmのトライゲートフィンの幅であり、他の最小寸法は10nmから42nmの範囲であると言いました（フィンピッチの中心から中心までの距離）次のフィンピッチの）。 彼は、トランジスタは多くの場合複数のフィンで作られており、トランジスタあたりのフィンの数を減らすと密度が向上し、静電容量が低くなると指摘しました。
この世代では、フィンピッチは0.7倍（60から42 nm）、ゲートピッチは0.87倍（90から70 nm）、相互接続ピッチは0.65倍（80から52 nm）減少し、歴史的な平均.7xの平均。 別の見方をすれば、ゲートピッチとメタルピッチを掛け合わせることであり、そこではIntelはロジックエリアスケーリングに関して0.53であり、通常よりも優れていると述べた。 （余談ですが、ボーアのスライドでは、82 mm2のダイサイズで19億個のトランジスタを備えたCore Mプロセッサが、公式図の13億個と比較して、Intel PRがエラーを認め、13億個が正しい数字。）
トランジスタあたりのコストを見ると、ボーアは、追加のマスキングステップにより、製造されるシリコンウェーハあたりのコストが増加していることに同意しました。 しかし、彼は、14nmノードは通常の面積スケーリングよりも優れているため、トランジスタあたりの通常のコスト削減を維持すると述べました。
確かに、彼はインテルがそのような削減が将来にわたって続くことを期待していることを示すチャートを示しました。 また、彼は、この変更により、漏れが少なくなり、パフォーマンスが向上し、ワットあたりのパフォーマンスが向上することを主張し続けました。
彼は、Haswell-YからCore Mに移行する際に、Intelは以前のチップのサイズが機能中立であった場合、サイズが0.51倍のダイを備えていたはずだと述べました。 彼は、追加の機能が設計されており、コアMは0.63倍のダイ面積スケーリングを達成したと述べた。
ボーアは、14nmは現在オレゴンとアリゾナで量産中であり、来年初めにアイルランドで開始されると述べた。 彼はまた、Intelは2つのバージョンのトランジスタ（高電圧と超低リーク）を使用していたが、現在ではさまざまなトランジスタ、インターコネクトスタックなどを備えたハイパワーからローエンドまで幅広い機能を備えていると述べた。
これの多くは、他の企業向けのチップを製造するIntelのファウンドリスペースへのプッシュの一部のようです。 実際、ファウンドリー事業のゼネラルマネージャーであるスニットリキはボーアを紹介し、後にインテルが提供するすべてのオプションを示す彼自身の講演を行いました。 （Intelは高度な技術を備えていますが、TSMCやSamsungなどの競合他社が持っている低電力チップを製造した経験はありません。したがって、14nm製造におけるリードを強調しています。）
次は10nmで、ボーアは「完全な開発フェーズ」にあり、彼の「デイジョブ」は7nmプロセスに取り組んでいると述べています。
彼は、スケーリングとプロセスフローの簡素化を改善できる可能性があるため、EUV（極端紫外線リソグラフィ）に非常に興味があると言いましたが、信頼性と製造性の面ではまだ準備が整っていないと述べました。 彼は、14nmと10nmのどちらのノードもそのテクノロジーを使用していないと言っていました。 彼は、Intelは7nmに「賭けていない」ので、それなしでもそのノードでチップを製造できると述べたが、EUVの方がより良く簡単になると述べた。
ボーア氏は、業界全体で現在使用されている300mm規格から450mmウェーハへの移行は、トランジスタあたりのコスト削減に役立つと述べた。 しかし、彼は、完全なツールセットとまったく新しいファブの開発には多くの費用がかかり、このすべてを達成するために協力するいくつかの大企業に依存すると述べた。 彼は、業界がこれに適切な時期について完全に合意していないと言ったので、数年先です。
全体として、彼はまだスケーリングの終わりが見えないと言い、Intelの研究者はトランジスタ、パターニング、相互接続、およびメモリのさまざまなソリューションを検討していると指摘しました。 彼は最近、III-Vデバイス（異なる半導体材料を使用）やT-FET（トンネル電界効果トランジスタ）などに関する興味深い技術論文が数多くあり、「常に興味深い」ものが来ると述べました。
