Intelの10nmプロセス：単なるチップスケーリング以上のもの

昨日の一連のプレゼンテーションで、Intelは、高度なプロセッサを製造するための今後の10nmプロセスについて多くの詳細を提供し、低電力および低コストデバイス向けに設計された新しい22nm FinFETプロセスを開示し、チップノードを比較するための新しいメトリックを提案し、一般的に「ムーアの法則は健在である」という考え。 私にとって最も際立っていたのは、プロセッサが今後も より高密度 、新しいプロセスノードの難しさとコストにより、将来のチップの設計方法を完全に再考する必要があります。

マークボーア、Intelシニア 仲間 また、プロセスアーキテクチャおよび統合のディレクターであるインテルは、プロセステクノロジにおいて半導体業界をリードする方法について、Intelの通常の提案を行いました。 彼は、サムスンやTSMCなどのチップファウンドリは、Intelの10nm製品が年内に発売される前に10nmプロセスと呼ばれるものを展開しているにもかかわらず、Intelは競合他社に対して約3年間リードし続けていると述べました。 ボーア氏は、ひずみシリコン、high-kメタルゲート、FinFETトランジスタなど、過去15年間のIntelの業界の主な進歩のほとんどを導入したと述べました（IntelはもともとTri-Gateと呼んでいましたが、業界標準名の使用に戻っています。

ボーアは、すべての製造業者が使用するノード番号はもはや意味がないと述べ、代わりにセル面積で分割されたトランジスタカウントに基づく新しい測定を要求し、NANDセルは測定とスキャンフリップフロップの60％をカウントします40パーセントをカウントするロジックセル（明確にするために、彼はNANDフラッシュメモリセルではなく、NANDまたは「負のAND」ロジックゲートを指している）。 これにより、平方ミリメートルあたりのトランジスターで測定できます。ボーアは、45nmで330万トランジスタ/ mm ²から14nmで3750万トランジスタ/ mm2の範囲のIntelの改善を反映したグラフを示し、1億個を超えるトランジスタに移行しました10nmで/ mm ² 。

過去数年間、Intelはゲートピッチと論理セルの高さを測定値として使用してきましたが、ボーアはこれがIntelの進歩のすべてをキャプチャーしていないと述べました。 彼は、その測定は、 比較、 しかし、ハードナンバーを与えませんでした。

ボーア氏によると、ノード間の時間は延びていましたが、Intelは2年ごとに新しいノードを導入することはできなくなりましたが、Intelは「 ハイパースケーリング 彼は、14nmと10nmの両方で、Intelが論理領域を前のノードの論理領域のサイズの37％にすることができることを示すチャートを示しました。

ボーア氏は、プロセッサの他の部分、特にスタティックランダムアクセスメモリと入出力回路は、ロジックトランジスタと同じ速度で縮小しないことを指摘しました。 まとめると、スケーリングの改善により、Intelは45nmで100mm2を必要とするチップを採用し、機能に変更がなければ10nmでわずか7.6mm2で同等のチップを作成できると述べた。 （もちろん、現実の世界では、 チップ さらに機能を追加します。）

Intelの製造、運用、販売担当副社長であるステイシー・スミスは、結果として、ノード間で時間がかかりますが、追加のスケーリングにより、前の2年間と同じ前年比の改善がもたらされたと述べました時間とともに提供されるリズム。

ルース・ブレイン、インテル 仲間 そして、相互接続技術と統合のディレクターは、2014年に製造を開始した同社の既存の14nm技術について話し、他の製品が今年出荷し始めた10nm製品と密度が似ていると述べました。

彼女はこのプロセスがどのように導入されたか説明しました ハイパースケーリング 、現在の193nm液浸スキャナーが1回のパスで作成できる80nm程度のラインよりも優れたフィーチャを作成するために、より効率的なマルチパターニング技術を使用することもあります。Intelは、「自己整合ダブルパターニング"（SADP）は、他のメーカーが使用するLitho-Etch-Litho-Etchメソッドではなく、より正確で一貫した結果を得ることができ、歩留まりとパフォーマンスが向上します。

全体的に、脳は ハイパースケーリング これにより、従来のスケーリングで許容されるよりも1倍あたり1.4倍多くのユニットが得られ、その結果、業界が300mmから450mmのシリコンウェーハ（広く普及したスイッチ）に移行した場合のインテルの節約とほぼ同等になります 議論した、 しかし、今のところ放棄されているようです）。

ロジックテクノロジー開発のコーポレートバイスプレジデント兼共同ディレクターであるKaizad Mistryは、 ハイパースケーリング 技術は10nmで使用されており、同社の10nmプロセスの詳細を説明しました。彼はこれを他の10nmテクノロジーの「完全な世代」として説明しました。 全体的に、彼は、10nmノードは、14nmノードと比較して、同じ性能で25％の性能向上、または同じ性能でほぼ50％の性能低下をもたらすと述べました。

Mistryは、Intelのプロセスでゲートピッチ54nm、セル高272nm、フィンピッチ34nm、最小メタルピッチ36nmを使用していると説明しました。 本質的に、彼はこれは14nmよりも25％高いフィンと25％近い間隔のフィンを持っていることを意味すると言った。 部分的には、これはインテルが14nmマルチパターニング用に開発したプロセスを採用し、それをさらに拡張して、より小さな機能を可能にする「自己整合クワッドパターニング」を使用することで達成されたと述べた。 （ただし、これは、ゲートピッチが前の世代ほど速くスケーリングされていないことを示しているように思われます）。

2つの新しい ハイパースケーリング 進歩も助けたと彼は言った。 これらの最初は「連絡先 アクティブ ゲート」は、ゲートが交差する場所を意味します フィン トランジスタを作成することは、すぐ下ではなく直接上になりました。 彼は、これにより、ピッチスケーリングよりもさらに10パーセントの面積スケーリングが大きくなると述べました。 MistryがFinFETトランジスタではなく以前に使用したと言った2番目の技術は、「シングルダミーゲート」と呼ばれます。 彼は、14nm世代では、Intelのトランジスタは各論理セルの端に完全な「ダミーゲート」を持っていると言った。 しかし、10nmでは、各エッジにダミーゲートが半分しかないとミストリーは言いました。 これにより、20％の効果的なエリアスケーリングのメリットが得られる、と彼は言いました。

ミストリーによると、これらの技術により、トランジスタ密度が2.7倍向上し、1平方ミリメートルあたり1億個以上のトランジスタを製造できるようになりました。

また、14nmの場合と同様に、プロセスノード間の時間の長さが拡大することにより、各ノードを毎年少しずつ強化することが可能になったことがMistryによって明らかにされました。 ミストリーは、一般的な用語で、性能が向上した10nm製造の2つの追加ノードの計画を説明しています。 （興味深いことに、少し気になりましたが、これらのグラフは10nmノードが14nmノードよりも消費電力が少ないことを示していますが、最初の10nmノードでは最新の14nmノードほどパフォーマンスが向上しないことを示しています。）

彼は、10nm ++プロセスは、元の10nmプロセスと比較して、同じ電力でさらに15％優れたパフォーマンスを提供し、同じ性能で30％の電力削減を実現すると述べました。

その後、クライアントおよびIoTビジネスおよびシステムアーキテクチャグループの社長であるMurthy Renduchintalaはより明確になり、コア製品は「年間製品リズム」で毎年15％以上のパフォーマンス改善を目指していると述べました。

ボーアは、22 FFLと呼ばれる新しいプロセスを説明するために戻ってきました。これは、低リークのFinFETを使用した22nm処理を意味します。 彼は、このプロセスにより、従来の平面に比べて最大100倍の電力漏れを削減できると述べました。 技術、 そして持っているだろう より高い 高性能FinFETの可能性とともに、他の22nmプロセスよりも高密度です。 ここで興味深いのは、チップ設計で1つのチップ内で2種類のトランジスタを使用できることです。 アプリケーション処理などの高性能トランジスタと常時接続回路の低リークトランジスタ。

これは、Global Foundriesの22nm FDX（シリコンオンインシュレーター）プロセスなど、他の22nmプロセスと競合するように設計される場合があります。 アイデアは、22nmを使用することで、より厳しいノードが必要とするダブルパターニングと追加費用を回避できるが、それでも良好なパフォーマンスを達成できるように思われます。

Renduchintalaは、プロセッサの設計と製造の両方を行う統合デバイスメーカー（IDM）として、「プロセステクノロジーと製品開発の融合」という利点をインテルにもたらしました。 同社は、設計の各部分に適したトランジスタの選択を含む、複数のタイプのIPおよびプロセス技術から選択できると述べた。

私が最もおもしろいと思ったのは、プロセッサ設計が従来のモノリシックコアから「ミックスアンドマッチ」設計にどのように移行しているかについての彼の議論でした。 ヘテロジニアスコアのアイデアは新しいものではありませんが、すべてのプロセッサが接続されたダイを使用して、プロセッサのさまざまな部分をダイ上に構築できるというアイデアは大きな変化になる可能性があります。

これを可能にするのは、Intelが最近のStratix 10 FPGAテクノロジで出荷を開始し、最近の投資家の日にXeonサーバー製品での使用について議論した組み込みマルチインターコネクトブリッジ（EMIB）です。

Renduchintalaは、プロセッサが最新の最も高密度のプロセスで生成されたCPUおよびGPUコアを持つ可能性がある将来の世界について説明しました。IOコンポーネントや通信などは、密度の増加によるメリットがあまりありません。 オン 以前のプロセス、およびさらに古いノード上の他のもの。 これらのダイはすべて、このEMIBブリッジを使用して接続されます。これにより、従来のマルチチップパッケージよりも高速に接続できますが、シリコンインターポーザーを使用する場合に比べて低コストです。

これらがすべて実現すると、新しいプロセッサのフレームワーク全体が変わる可能性があります。 数年ごとに新しいプロセッサを完全に新しいプロセスで作成することから、私たちは 世界 これには、チップの一部のみでのプロセステクノロジの段階的な変更が伴います。 また、これにより、より多くのIOを統合することにより、チップ自体にさらに多くのものを追加する可能性が開かれます。 コンポーネント、 さまざまな種類のメモリに。 長い目で見れば、これは、チップ（およびそれらが駆動するシステム）の動作方法の大きな変化を示す可能性があります。

Michael J. Millerは、民間投資会社であるZiff Brothers Investmentsの最高情報責任者です。 1991年から2005年まで PC Magazineの 編集長だったミラーは、 PCMag.comで このブログを執筆 し、PC関連製品についての考えを共有しています。 このブログでは投資に関するアドバイスは提供されていません。 すべての義務は放棄されます。 ミラーは、このブログで製品について説明している企業にいつでも投資する可能性のある民間投資会社で個別に働いており、証券取引の開示は行われません。