チップ製造の課題はムーアの法則に直面

数年ごとに、ムーアの法則（特定の領域内のトランジスタの数が2年ごとに2倍になるという概念）がどのように死にかけているかについての話があります。 このような話は何十年も続いていますが、数年ごとに、ほぼスケジュールどおりに、より多くのトランジスタを備えた新しいチップが引き続き見られます。

たとえば、2月にIntelは22nmプロセスを使用して541平方ミリメートルのダイにXeon E7v2またはIvytownと呼ばれる43億個のトランジスタチップを導入しました。 10年前、Gallatinとして知られるIntelのハイエンドXeonは、555平方ミリメートルのダイに8, 200万個のトランジスターを搭載した130nmチップでした。 それは2年ごとの倍増に追いついていないが、近い。

もちろん、それが永遠に機能し続けることを意味するものではなく、実際、チップ製造はチップの製造と設計の両方に影響する大きな変化を経験しており、これらはすべてユーザーに永続的な影響を与えます。

最も明らかに、クロック速度が速くならないことは長い間明らかでした。 結局、Intelは2004年に3.6 GHzで動作するPentiumチップを導入しました。 今日、同社のトップエンドCore i7は3.5 GHzで動作し、最大ターボ速度は3.9 GHzです。 （もちろん、オーバークロックする人もいますが、それは常に当てはまります。）

代わりに、設計者はチップにコアを追加し、個々のコアの効率を高めることで対応しました。 今日、デスクトップまたはラップトップ用に入手できる最低価格のチップでさえデュアルコアチップであり、クアッドコアバージョンが一般的です。 電話でも、クアッドコアとオクタコアのパーツがたくさん見られます。

これは、複数のアプリケーションを同時に実行する（マルチタスク）場合、または複数のコアとスレッドを実際に活用できるアプリケーションに最適ですが、ほとんどのアプリケーションではまだ実行できません。 開発者（特に開発者ツールを作成する人）は、複数のコアでアプリケーションをより良く動作させるのに多くの時間を費やしましたが、シングルスレッドのパフォーマンスに主に依存する多くのアプリケーションがまだあります。

さらに、プロセッサ開発者は、業界の多くがヘテロジニアス処理と呼んでいるアプリケーションプロセッサ内に、より多くのグラフィックコアおよびその他の特殊なコア（ビデオのエンコードまたはデコード、データの暗号化または復号化など）を配置しています。 AMD、Qualcomm、およびMediaTekはすべてこのコンセプトを推進してきましたが、これはいくつかの点で非常に理にかなっています。 それは確かに統合に役立ちます-チップを小さくし、消費電力を減らします。 そして、ARMが採用したbig.LITTLEアプローチなど、モバイルプロセッサでは完全に理にかなっているようです。ARMは、より強力でありながら電力を消費するコアと、電力をほとんど消費しないコアを組み合わせています。 私たちの多くにとって、同じ性能でより少ない電力を使用するチップを手に入れることは、つまり、バッテリーの充電時間が長くなるモバイルデバイスを手に入れることは大きな問題です。

グラフィックコアであろうと特殊なx86コアであろうと、膨大な数のコアを使用することは、確かに高性能コンピューティングに大きな影響を及ぼしています。 実際、今日のトップのスーパーコンピューターのほとんどは、これらのアプローチのいずれかを使用しています。 ただし、主にSIMD（単一命令、複数データ）コマンドを使用するアプリケーションを中心に、主に特定の用途でのみ機能します。 その他の点では、このアプローチは機能しません。

そして、それは単に高速で実行できないチップだけではありません。 製造側では、より多くのトランジスタをダイ上に配置するのに他の障害があります。 過去10年間、シリコン、酸素、アルミニウムの従来の混合物から「歪みシリコン」（エンジニアがシリコン原子を引き伸ばす）などの新しい技術に移行する、チップ製造のあらゆる種類の新しい技術を見てきました。 High-K /メタルゲート材料を使用したゲート。最近では、従来の平面ゲートから、Intel用語ではFinFETまたは「TriGate」として知られる3Dゲートに移行しています。 最初の2つの技術は現在、すべての先進的なチップメーカーで使用されており、ファウンドリはIntelの2012年の導入に続き、来年かそこらでFinFETを導入する予定です。

代替手段の1つはFD-SOI（完全空乏型シリコンオンインシュレータ）と呼ばれます。これは、特にST Microelectronicsが推進した技術で、シリコン基板とチャネルの間に薄い絶縁層を使用して、小型トランジスタの電気制御を向上させます。より優れたパフォーマンスと低消費電力を実現する理論。 しかし、これまでのところ、FinFETが持っている大手メーカーの勢いはほとんどないようです。

最近、Intelはチップ製造でどれだけ先を行っているかを大いに検討しており、実際、約2年前にTriGateテクノロジーを使用した22nmプロセスでコアマイクロプロセッサの量産を開始し、後半に14nm製品を出荷する予定です今年の。 一方、大規模なチップファウンドリは、来年に予定されているFinFETを搭載した14または16nm製品で、従来の平面型トランジスタを使用して、今年後半に20nmの量産を計画しています。

Intelは、アナリストの日からのチップ密度のように、チップ密度がどれだけ進んでいるかを示すスライドを披露してきました。

しかし、ファウンドリは同意しません。 TSMCの最近の投資家コールのスライドは、来年のギャップを埋めることができると言っています。

明らかに、時間だけがわかります。

一方、シリコンチップにラインをエッチングするために使用される従来のリソグラフィツールでは、ダイサイズを小さくすることは困難です。 業界が長年使用してきた液浸リソグラフィーは限界に達しているため、ベンダーはより微細な寸法を得るために「ダブルパターニング」またはさらに多くのパスに目を向けています。 私たちは最近少し進歩しましたが、よりきめ細かな制御を提供するはずの極端紫外線（EUV）リソグラフィーへの待望の動きは、数年先のままです。

FinFETやマルチパターニングのようなものは、次世代のチップの製造に役立ちますが、コストが増加します。 実際、多くのアナリストは、ダブルパターニングが必要なため、20nmでのトランジスタの製造コストが28nmでのコストを上回らないかもしれないと言っています。 また、少なくとも最初は、FinFETのような新しい構造もより高価になるでしょう。

その結果、多くのチップメーカーは、従来のムーアの法則の手法が機能しない場合でも、密度を改善するさらにエキゾチックな方法を検討しています。

NANDフラッシュメモリは、最先端のプロセステクノロジーを使用しているため、従来の水平スケーリングではすでに深刻な問題に直面しています。 解決策は、垂直NANDストリングを作成することです。 個々のメモリセルは小さくなりませんが、非常に多くを互いに同じ基板上に積み重ねることができるため、同じフットプリントではるかに高い密度が得られます。 たとえば、40nmプロセスで製造された16層3D NANDチップは、10nmプロセスで製造された従来の2D NANDチップとほぼ同等です（現在使用されている最も高度なプロセスは16nmです）。 サムスンはすでにV-NAND（Vertical-NAND）を製造していると言い、東芝とサンディスクはp-BiCSと呼ばれるものに従います。 MicronとSK Hynixも3D NANDを開発していますが、今後数年間は標準の2D NANDに焦点を合わせているようです。

これは、3Dチップスタッキングと同じではないことに注意してください。 DRAMメモリもスケーリングの壁にぶつかっていますが、アーキテクチャが異なり、各セルに1つのトランジスタと1つのコンデンサが必要です。 ここでの解決策は、複数の製造済みDRAMメモリチップを互いに積み重ね、基板に穴を開けてから、シリコン貫通ビア（TSV）と呼ばれる技術を使用してそれらを接続することです。 最終的な結果は同じであり、より小さなフットプリントでより高密度になりますが、新しい製造プロセスよりも高度なパッケージングプロセスです。 業界では、これと同じ手法を使用して、メモリをロジックの上にスタックし、フットプリントを削減するだけでなく、パフォーマンスを向上させ、消費電力を削減することを計画しています。 多くの注目を集めているソリューションの1つは、Micronのハイブリッドメモリキューブです。 最終的に3Dチップスタッキングを使用して、CPU、メモリ、センサー、およびその他のコンポーネントを単一のパッケージに結合する強力なモバイルチップを作成できますが、これらのいわゆるヘテロジニアスの製造、テスト、および運用にはまだ解決すべき多くの問題があります3Dスタック。

しかし、それはチップメーカーが語った次世代の技術であり、はるかにエキゾチックです。 チップ会議では、Directed Self Assembly（DSA）について多くのことを聞きます。DSAでは、少なくともチップの1層について、新しい材料が基本的なトランジスタパターンに実際に組み立てられます。 まるで空想科学小説のように聞こえますが、私はこれが本当に遠くないと信じている多くの研究者を知っています。

一方、他の研究者は、より伝統的な製造スタイルのIII-V半導体として知られる新しい材料のクラスに注目しています。 他の人は、ナノワイヤなどのFinFETを補完または交換するために、異なる半導体構造を検討しています。

コストを削減する別の方法は、より大きなウェーハ上にトランジスタを作成することです。 業界は、約10年前に200mmウェーハから300mmウェーハ（直径約12インチ）に移行する前に、このような移行を行ってきました。 現在、450mmウェーハへの移行について多くの議論があり、ウェーハの大手メーカーとツールのサプライヤーのほとんどが必要な技術を検討するためのコンソーシアムを作成しています。 このような移行により製造コストは削減されますが、新しい工場と新世代のチップ製造ツールが必要になるため、高い資本コストがかかります。 Intelはアリゾナに450mm生産が可能な工場を持っていますが、ツールの注文を遅らせており、ツールベンダーの多くも提供を遅らせているため、450mmウェーハの最初の実際の生産は少なくとも2019年または2020年。

それはすべて難しくなり、より高価になっているようです。 しかし、それは最初から半導体製造の場合でした。 大きな問題は、パフォーマンスの向上と追加の密度が製造コストの増加に見合うかどうかです。

ISSCC：ムーアの法則の拡張

ムーアの法則を拡張する方法は、先月の国際半導体回路会議（ISSCC）の主要なトピックでした。 スタンフォード大学の教授でラムバスの創立者であるマーク・ホロウィッツは、今日のすべてにコンピューティングが導入されている理由は、ムーアの法則とスケーリングに関するデナードのルールにより、コンピューティングが安くなったためだと指摘しました。 これにより、コンピューティングデバイスがより安く、小さく、より強力になることが期待されています。 （Stanfordはcpudb.stanford.eduでプロセッサーのパフォーマンスを経時的にプロットしています）。

しかし、彼は、電力密度が問題になったため、マイクロプロセッサのクロック周波数が2005年頃にスケーリングを停止したことに注目しました。 エンジニアは、チップの温度を上げることができなかったため、実際の電力制限に達しました。そのため、すべてのコンピューティングシステムの電力が制限されています。 彼が指摘したように、電力スケーリング（電源電圧）は非常にゆっくりと変化しています。

この問題を解決する業界初の傾向は、技術を変えることです。 「残念ながら、コンピューティング用のCMOSに代わる技術を見つけると楽観的ではありません」と彼は技術的および経済的な問題について語った。 したがって、1秒あたりのオペレーション数を増やす唯一の方法は、1オペレーションあたりのエネルギーを減らすことであると彼は言いました。 しかし問題は、コアを追加し続けることができないということです。なぜなら、パフォーマンスエネルギーとダイ面積の観点から見れば、収益が減少するポイントにすぐに到達するからです。 CPU設計者はこれについてしばらくの間知っていて、長い間CPUを最適化してきました。

ホロヴィッツは、記憶によって使用されるエネルギーを忘れてはならないと言った。 彼のプレゼンテーションでは、CPUコアがエネルギーの約50％を使用し、オンダイメモリ（L1、L2、およびL3キャッシュ）が残りの50％を使用する現在の未確認の8コアプロセッサーのエネルギー内訳を示しました。 これには外部DRAMシステムメモリも含まれず、システムの総エネルギー使用量の25％を超える可能性があります。

多くの人が、ASICなどの特殊なハードウェアを使用することについて話しています。これは、汎用CPUと比較して、操作あたりのエネルギーの点で1000倍も優れています。 しかし、Horowitzが指摘したように、ここでの効率は、基本的にメモリにあまりアクセスしない特定のアプリケーション（モデム処理、画像処理、ビデオ圧縮、圧縮解除など）に使用されるため、部分的に来ます。 だからこそ、それはエネルギーで非常に役立ちます。ハードウェアではなく、より制限されたスペースにアルゴリズムを移動することです。

悪いニュースは、これはあなたが構築できるアプリケーションが制限されていることを意味します。 良いニュースは、これらの種類のアプリケーションを「高ローカリティ」で処理できる、より一般的なエンジンを構築できることです。つまり、メモリにアクセスする必要はありません。 彼はこれを高度にローカルな計算モデルおよびそれで実行できる「ステンシルアプリケーション」と呼んでいます。 もちろん、これには新しいプログラミングモデルが必要です。 スタンフォードは、これらのステンシルアプリケーションを構築し、それらをFPGAおよびASICで実行できるコンパイラーであるドメイン固有の言語を開発しました。

また、ISSCC会議で、MediaTekのMing-Kai Tsai会長兼CEOは、1990年代初頭から、ムーアの法則が実際にいつまで続くのかを人々は尋ねてきたと述べました。 しかし、2003年にISSCCでゴードンムーアが言ったように、「指数関数は永遠ではありません。しかし、それを永遠に遅らせることができます」。 業界は、ムーアの法則を多かれ少なかれ支えている素晴らしい仕事をしたと彼は言った。 トランジスタのコストは歴史的な減少を続けています。 米100グラム（約10セント）のコストで、1980年には100個のトランジスタしか購入できませんでしたが、2013年には500万個のトランジスタを購入できました。

Tsai氏によると、プロセッサは3 GHzを超える速度では効率的に実行できず、バッテリーテクノロジはあまり改善されていないため、モバイルデバイスは天井に達しています。 MediaTekは、マルチコアCPUと異種マルチプロセッシング（HMP）を使用して、この問題に取り組んできました。 彼は、同社が2013年に最初の真の8コアHMPプロセッサを導入し、今週初めに、PTP（パフォーマンス、熱、および電力）テクノロジーを使用してパフォーマンスをさらに向上させ、電力を削減する4コアプロセッサを発表したと述べました。 また、接続性の急速な進歩についても話しました。 以前は不可能だった多くのモバイルアプリケーションは、WLANおよびWWANネットワークのこれらの改善により、現在実行可能です。

MediaTekは、HSA Foundationの一部として、ワイヤレス充電ソリューション、ウェアラブル向けの「Aster」SoC（測定値はわずか5.4x6.6ミリメートル）、および異種システムを含む「クラウド2.0」のさまざまな技術に取り組んでいると述べた。 Tsai氏によると、Cloud 2.0は、より多くの無線を備えた、より多くのデバイス、特にウェアラブルデバイスによって特徴付けられます。 2030年までに1人あたり100を超えるラジオ。

Tsai氏によると、Cloud 2.0の大きな課題はエネルギーと帯域幅です。 1つ目は、革新的な統合システム、ハードウェアおよびソフトウェアソリューションが必要です。 より良いバッテリー技術。 何らかの形のエネルギー収穫。 2番目の方法では、利用可能なスペクトル、適応型ネットワーク、およびより信頼性の高い接続をより効率的に使用する必要があります。

チップ製造で何が起こっても、チップメーカー、製品設計者、そして最終的にエンドユーザーが直面する新しいアプリケーションと新しい決定につながることは確実です。