サーバーチップの次は？

今週のHot Chips会議で最も興味深い発表は、ハイエンドプロセッサに関するものでした。 これらは大規模なUnixベースのシステム向けに設計されていますが、今日のハイエンドチップがどれだけの能力を発揮できるかを示しています。 私たちのほとんどが企業のサーバーラックで実行するシステムや、大規模なデータセンターで使用するシステムではなく、大企業で、または多分大規模でミッションクリティカルなアプリケーションを実行するシステムです。パフォーマンスコンピューティングの状況。

毎年、Hot Chipsはそのようなチップが詳細な紹介を受ける場所です。 昨年、IBMのPower 7+およびzNext、富士通のSPARC64 X、およびOracleのSPARC T5を確認し、今年はzシリーズ、OracleのSPARC M6、およびIBM PowerおよびFujitsu SPARC Xシリーズの後継機についてさらに詳しく学びました。 。

最も魅力的なのはIBMのPower8で、12個のコアがあり、各コアは最大8スレッドを実行でき、コアあたり512KBのSRAMレベル2キャッシュ（合計6MBのL2）とレベル3キャッシュとして96MBの共有組み込みDRAMを備えています。 一部では、システムをそれほど珍しくしているのは、Centaurと呼ばれる新しいメモリバッファチップです。これには、L4キャッシュに16 MBの組み込みDRAMとメモリコントローラが含まれています。 各Power8チップは、これらのうち8つに接続できます（合計96MBの組み込みDRAM L4オフチップ）。 各Centaurには4つの高速DDRポートがあり、ソケットごとに合計1TBのメモリ容量があることに注意してください。

Power8は、IBMの22nm SOIプロセスで製造された650mm ²チップの大きなチップになります。 （IBMがそのプロセスを商業化する唯一の企業である可能性があるため、それ自体が注目に値します。）32nm SOIプロセスで製造された前世代のPower 7+と比較すると、Power8は230GBpsで2倍以上のメモリ帯域幅を備えている必要があります。 IBMは、各コアがシングルスレッドアプリケーションでのPower7の1.6倍のパフォーマンスと、SMT（対称マルチスレッド）の2倍のパフォーマンスを備えている必要があると述べています。

IBMは、独自のインターフェースから、独自のCoherence Attach Processor Interface（CAPI）を備えたPCIe Gen 3をサポートするように移行し、FPGA（特定のアプリケーションの高速化に使用される完全にプログラム可能なゲートアレイ）などのアクセラレーターが完全なハードウェアキャッシュコヒーレンシを持つことを可能にしました。 また、最近発表されたOpen Power Consortiumの一部としてコアのライセンスを取得すると発表しました。

同社は、Power Systemsの従来の顧客は銀行、金融顧客、大規模小売業者であると述べたが、ビッグデータと分析を含めるために用途を拡大することについて話した。 IBMは製品の入手可能性をまだ発表していませんが、講演では「システムでいっぱいのラボ」があると述べました。

IBMはまた、zEC12プロセッササブシステムの詳細を提供しました。これは昨年「zNext」としてプレビューされました。 zシリーズのメインフレームで使用するために設計されたシステムアーキテクチャには、システムコントローラー（SC）に接続された最大6つの中央処理装置（CP）チップが含まれ、すべてがマルチチップモジュール上で組み合わされて、1つのノードを作成しますシステム。 （各システムは複数のノードを持つことができます。）各CPには6個の5.5GHzコアがあり、それぞれが独自のL1およびL2キャッシュ、48MBの共有eDRAM L3キャッシュ、598mm ^2のダイ上の合計27.5億個のトランジスタ用32nm SOI。 SCは192Mbの共有L4 eDRAMと6つのCPのインターフェイスを持ち、32mm SOIで製造された526mm ^2のダイ上の33億個のトランジスタを使用します。

同社によると、このチップは高度に仮想化された環境、大規模な単一イメージワークロード、およびプロセッサ間での高度なデータ共有向けに最適化されています。 IBMは、メインフレームがほとんどのATM、クレジットカード、大規模な食料品店システムの中心であることに注目しました。

Unixシステムの場合、Powerは通常、今年のショーには参加しなかったIntelのItaniumと、Oracle（Sunの買収に基づく）およびFujitsuのSPARCベースの設計に対抗します。

Oracleは、以前のM5と同じS3コアを使用するSPARC M6をプレビューしました。これは、最大32ソケットの6コア/ 48スレッド設計でしたが、より大きな設計に拡張する必要があります。 M6は48 MBのL3キャッシュを備えた12コア/ 96スレッドで、Bixbyと呼ばれるチップを使用して最大96ソケットまで拡張できるように設計されています。 （「グルーレス」スケーリングの場合、特別な出荷なしで最大8ソケットまでスケーリングできます。）たとえば、現在のM5-32システムには、32個のM5 SPARCプロセッサと12個のBixbyチップが含まれています。 42億7000万個のトランジスタを持つM6も、比較的標準的な28nm CMOSプロセスで製造されます。

Oracleによると、M6は、基本ソフトウェアとデータベーススタック、インメモリデータベースとアプリケーションを含むOracleソフトウェアに合わせて調整されているという。

富士通は、SPARC64 Xの後継であるSPARC64X +を披露しました。これもまた、大きな変化ではないようです。 その前身と同様に、それぞれ2つのスレッドを備えた16のコアと、24MBの共有レベル2キャッシュを備え、ダイ上に約600mm ^2のトランジスターが約30億個あります。 しかし、富士通は448ギガフロップスと102GBpsのメモリスループットを主張しており、最高3.5GHzまでの高いパフォーマンスとはるかに高いピークパフォーマンスを提供します。 4つのCPUと2つのクロスバーチップ（XBと呼ばれます）のビルディングブロックを使用して、64ソケットまで拡張します。 各ソケットは、最大1TBのDRAMをサポートできます。 大きな変更点の1つは、チップ間の相互接続が非常に高速になったことです。

富士通は、暗号化、10進数ライブラリ、データベース処理などの特定のアプリケーションを高速化するために設計された「ソフトウェアオンチップ」エンジンと呼ばれるものも呼び出しました。

富士通とサンは、SPARCチップの設計における長年の経験について話し、今後のさらなる改善を約束しました。

これらのプロセッサはすべて、サーバー市場の比較的小さなスライスを対象としています。 しかし、基盤となるテクノロジーについて考えてみてください：64または96ソケットのサポート、ソケットあたり1テラバイトのメモリ、組み込みDRAM、より高速な相互接続、より良いコヒーレンシなど。 それはすべて非常に驚くべきもので、信じられないほど強力です。